职位要求

• 有3年以上车规或功能安全芯片的设计经验，有成功流片经验者优先

• 熟悉车规grade0/grade1 和功能安全ASILB-ASILD者优先

• 具有配合模拟设计和认证机构（莱茵/SGS）完成项目，并最终拿到功能安全证书者优先

• 熟悉 Verilog 或者SystemVerilog 硬件描述语言

• 熟悉 Cadence IUS，Synopsys VCS等逻辑模拟工具

• 熟悉 Linux 操作系统，以及至少脚本语言，如perl/python/tcl等

• 熟悉逻辑设计、数字电路设计等流程

• 熟悉模拟验证、形式化验证、FPGA验证等流程

• 能进行方案设计、架构设计与优化

• 电子类、计算机类相关专业研究生